三星电子和SK海力士正在美国展开下一代HBM （高带宽内存）技术的竞争。两家公司都将在2026年全球半导体设计大会“Hot Chips 2026”上推出各自的核心HBM技术。
三星电子将重点展示作为数据传输通道的基础芯片，而SK海力士将展示用于稳定堆叠DRAM芯片并有效散热的先进封装技术。随着HBM技术的不断进步，芯片的设计和堆叠方式（例如散热）的重要性似乎与日俱增，而不仅仅是速度和容量。
三星电子和SK海力士将携手亮相于2026年2月23日至25日在美国斯坦福大学举行的“Hot Chips 2026”大会。大会首日（23日），三星电子PL韩相旭将就基础芯片技术发表演讲，而SK海力士副总裁李在植将就先进封装技术发表演讲。
Hot Chips是高性能半导体领域的顶级盛会，始于1989年。今年，包括NVIDIA 、 AMD、英特尔和美光在内的众多全球知名企业都将大量参与。由于大会主要聚焦可应用于实际产品的下一代技术，因此备受业界关注。
今年，存储器技术尤为突出，首场专题讲座的主题便是“存储器技术” 。 大会期间还专门安排了一场关于存储器技术的专题讲座。这是因为，随着人工智能（ AI）处理的数据量呈爆炸式增长，能够及时提供这些数据的内存已成为决定性能的关键因素。三星电子将推出位于HBM最底层的基础芯片。该芯片连接多个DRAM芯片和GPU等计算设备，充当网关，将存储的数据发送到GPU ，并检索和传输必要的信息。
三星电子的优势在于其能够使用自有工艺制造这款芯片。三星电子同时运营内存和半导体代工业务。去年2月开始量产的HBM4就采用了三星代工的4nm工艺制造的基础芯片。这是一种通过将DRAM的专有技术与配套芯片相结合来提升性能的策略。SK海力士则专注于“堆叠性和散热性”兼顾的DRAM封装。
同一天，SK海力士将以“ HBM先进封装”为主题，发布降低发热和弯曲的解决方案。由于HBM采用DRAM层堆叠结构，堆叠高度越高，发热量越大，芯片也越容易弯曲。这种结构的稳定性决定了其性能和良率。代表性技术是“先进MR-MUF ”。该方法是在堆叠DRAM之间的空隙中填充液态保护材料，并使其固化。这样既能牢固地固定芯片，又能有效散热。这项技术也应用于去年6月交付给主要客户的12层HBM4E。与HBM4相比，HBM4E的热阻降低了17% ，最大运行速度提升至每引脚16Gbps。
两家公司提出的演示主题表明，自HBM4问世以来，竞争格局已显著复杂化。随着数据通路加宽和DRAM堆叠层数增加，需要应对的技术数量也随之增加。
首先，数据长度翻了一番。HBM4的I/O（输入/输出）端口数量从HBM3E的1024个增加到2048个。随着同时交换的信息量增加，负责组织这些数据的基础芯片的负担也随之加重。由于每个客户对HBM的需求各不相同，逻辑设计和代工工艺也必须进行相应的管理。在堆叠过程中，散热成为一个主要瓶颈。随着层数的增加，发热量也随之增加，芯片必须变得更薄。如果不能解决柔性和良率问题，无论DRAM的速度有多快，都难以实现其全部性能。
正因如此， HBM的竞争格局正在从“速度”之争演变为“设计和堆叠工艺”之争。一位业内人士表示：“在人工智能时代，内存已经很难再被视为一个简单的组件。国内企业也在拓展自身角色，不再仅仅是芯片供应商，而是成为与客户共同设计人工智能系统的合作伙伴。”
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