芯片制造行业，长期以来似乎被一种惯性所主导，头部企业的技术决策往往受限于我们一直都是这么做的，对任何可能的技术回归或改变都抱有极大的恐惧。这种惯性渗透在生产的每一个细节里，比如光刻车间的照明颜色，即便晶圆厂早已明确，传统的黄色灯光对光刻胶不再存在任何影响风险，却依然被保留至今，没人愿意迈出改变的第一步。这种对既有路径的依赖，在近年来愈发明显：即便现有技术的缩放速度不断放缓、成本持续飙升，芯片制造商们仍倾向于在原有技术框架内迭代，而非探索全新路径。
ASML的一款 roadmap 工具就是典型例子 ，该公司甚至公开承认，这款工具可能并不具备经济可行性，但行业内的企业却很难轻易放弃既有的技术体系。毕竟，当前的光刻工具和晶圆厂能带来巨额利润，一台售价 2.25 亿美元的 EUV 工具，一年就能生产出价值超过 6.5 亿美元的完整晶圆（尽管生产这些晶圆还需承担除 EUV 工具外的诸多成本）。这种高投入高回报的现状，让大多数企业不愿冒险打破平衡，却也为敢于创新的后来者留下了机会，而 Substrate 这家公司，正是带着打破这种平衡的野心登场的。
Substrate 是一家刚走出隐形模式的美国湾区初创公司，其核心使命是 “为下一代晶圆厂提供技术支持”，最终目标是大幅降低先进逻辑晶圆的生产成本，而实现这一目标的关键第一步，就是他们自主研发的新型 X 射线光刻（XRL）工具。或许很多人会疑惑，X 射线光刻并非全新概念，为何现在突然被重新提起？事实上，X 射线光刻的想法早在半个世纪前就已出现：1972 年，麻省理工学院的研究人员就用它制造出了首个功能性器件；包括贝尔实验室、IBM 在内的众多实验室和企业都曾对其展开研究，IBM 甚至在 90 年代就用 X 射线光刻生产过芯片。
但在当时，深紫外（DUV）等更长波长的光刻技术仍在持续缩放，性能不断提升，行业也就没有足够的动力去攻克 X 射线光刻面临的两大核心难题：一是光学系统问题，与 EUV 类似，几乎没有材料能让 X 射线波长发生弯曲或反射；二是光源问题，要产生明亮、单色且稳定的软 X 射线源，通常需要大型粒子加速器，这在工业生产中难以实现。即便后来光谱学和显微镜领域仍在推进软 X 射线技术的研究，聚焦于研发高质量的科研级光学器件和 “桌面级” 光源，但始终没有任何一款能达到领先水平的光刻系统公开亮相，X 射线光刻也逐渐淡出了芯片制造的主流视野。
而 Substrate 的出现，似乎让 X 射线光刻重新具备了进入工业应用的可能， 该公司宣称已至少部分克服了上述难题，并且公布的性能数据足以让整个行业侧目。根据 Substrate 的说法，他们的 XRL 工具具备多项突破性能力：能对 2nm、1nm 甚至更先进制程节点的所有图层进行单次曝光；分辨率与高数值孔径极紫外（High-NA EUV）光刻相当；已成功演示出 12nm 的图形特征；可实现复杂的任意图形；套刻精度不超过 1.6nm，全晶圆关键尺寸均匀性（CDU）达到 0.25nm，线边缘粗糙度（LER）不超过 1nm，关键尺寸均匀性（LCDU）不超过 1.5nm。更具吸引力的是，他们表示用该工具生产先进晶圆，成本将比现有方案低 50%。
不过，这些看似颠覆性的说法并非毫无争议，仍需更多实际证据来验证。从技术细节来看，单次曝光针对 2nm-1nm 制程的能力仍有提升空间：目前演示的线 / 间距图形为 12nm 线宽 + 24nm 间距，总间距，而 2nm-1nm 制程的目标间距更接近 P20-P22 范围，尽管目前尚不清楚该演示图形是否以最小总间距为目标，且线端之间 13nm 的尖端间距确实在单次曝光中表现出色。同时，该工具的分辨率已明确属于 High-NA 级别的单次曝光分辨率范畴（低 NA EUV 的单次曝光分辨率上限约为 P28），且演示的随机通孔图形表现优异，30nm 的间距极具竞争力。
在复杂图形处理方面，Substrate 宣称能实现任意复杂图形，虽然尚未公开双向图形的显微照片，但已向外界展示了密集结构的示例，结果具有一定前景，不过仍有诸多细节需要进一步观察和理解 ， 比如该尺度和密度下必然存在的图形化挑战（如 LCDU、随机性等），且目前无法确定演示的图形是光刻胶图形还是蚀刻后的图形。套刻精度方面，1.6nm 的水平对于先进逻辑制程的关键图层而言仍有差距，行业内的普遍共识是 “套刻精度应达到特征尺寸的 10%”，以此推算，1.0-1.2nm 的套刻精度才更为理想；此外，目前也不清楚该套刻精度是单台设备的套刻水平，还是更难实现的 “设备匹配套刻精度”， 后者对大规模量产晶圆厂至关重要，因为它能让不同光刻设备依次处理不同图层，简化工厂的生产规划，而某光刻巨头最新 EUV 设备的设备匹配套刻精度已能达到约 0.9nm。
相比之下，全晶圆 0.25nm 的 CDU 表现则堪称 “卓越”，甚至超出了常规测量能力的范围 ， 若以行业常用的 “每个视场关键尺寸的 3 倍标准差” 为测量标准，这一数值远优于某光刻巨头 3800E 扫描仪 0.7nm 的水平。值得注意的是，优秀的 CDU 对芯片性能和良率至关重要：它能确保晶圆不同位置的晶体管性能一致（如阈值电压、驱动电流等），同时让关键尺寸更易处于设计公差范围内，从而提升生产良率。
成本方面，50% 的降幅承诺仍需时间验证。从技术逻辑来看，成本降低可能主要通过两个途径实现：一是取消多次曝光流程，减少曝光步骤带来的成本；二是降低单次曝光的成本。不过，相关分析基于 5nm 级制程构建的详细模型显示，在最理想的假设下，成本降幅仅能达到 25%，且 2nm 制程的成本降幅也不会有显著差异。尽管这一模型测算结果未达到 Substrate 的宣称值，但即便 25% 的成本降幅，在芯片行业中也足以形成巨大的竞争优势 ，毕竟芯片制造成本的微小变化，都可能对终端产品的定价和市场竞争力产生深远影响。
目前，Substrate 提供的证据仍较为有限，因此对这些说法保持理性怀疑是必要的。但同时也需注意，来自外部渠道和第三方报告的信息均指向同一结论：这款 XRL 工具并非 “概念产品”，而是具备实际可行性。
更值得关注的是，Substrate 的野心远不止于研发一款 XRL 工具 ，该公司计划将这些工具用于自建的晶圆厂，而非出售给第三方企业。对他们而言，XRL 技术只是起点，最终目标是打造一家全新的美国晶圆代工厂，构建一套完整的端到端芯片制造流程：在有合适现成设备的情况下直接采购，在没有满足需求的设备时则自主研发。要实现这一目标，核心在于解决光刻的光源问题，Substrate 可能会采用大型同步加速器、粒子加速器或自由电子激光作为光源，这类光源的规模堪比整个晶圆厂，能产生波长短于 EUV 的射线。尽管该公司早已确定了具体的技术方案，但出于竞争保密的考虑，始终未公开细节，甚至相关报告封面的相关图片都是 AI 生成的，并非实际设备的样子。
行业内的质疑者自然能列出无数理由证明这一计划的 “不可能性”，比如芯片制造是高度工业化、依赖大规模量产的行业，从实验室技术到量产工具之间存在巨大鸿沟，涉及设备稳定性、产能爬坡、成本控制等诸多挑战，这些质疑并非没有道理。但不可否认的是，Substrate 在短短 2-3 年内，就在芯片制造最复杂的光刻环节取得了如此显著的技术进展，这本身就足以令人瞩目。若我们暂时假设 Substrate 的 XRL 工具确实能达到其宣称的性能，那么它将给整个芯片行业带来一系列深远影响。
从光刻领域来看，这种影响堪比 “一款成本远低于 4 亿美元的 High-NA 工具（目前某光刻巨头 High-NA EUV 工具的成本约为 4 亿美元），将彻底重塑光刻技术的行业格局。首先，它将极大地提升制程节点设计的灵活性 。以往，芯片制造商在推进制程缩放时，往往受限于光刻成本，不得不妥协于设计方案；而在 XRL 技术的支持下，制程缩放将更多地依赖于晶体管设计、材料性能和电学特性的突破，而非光刻技术的成本瓶颈。
High-NA EUV 本身就为芯片设计带来了新的可能，比如支持二维设计布局，这能提升逻辑单元密度（进而推动制程缩放），优化互连层的布线，减少金属层的总数。而 Substrate 的 XRL 工具不仅能实现与 High-NA EUV 相当的设计灵活性，还能通过成本优势进一步放大这种价值。以芯片中的最低金属层（M0 层）为例，M0 层的间距以及栅极与 M1 线之间的尖端间距，直接决定了制程标准单元的紧凑程度 ， 间距越小，晶体管密度越高。
目前，行业内主流的 M0 层制造方案都存在明显局限：某晶圆代工厂现有的 23nm M0 层，需要依靠低 NA EUV 的多次曝光加额外切割掩模，才能实现较小的尖端间距；某芯片巨头 18A 制程的 32nm M0 层，虽采用低 NA EUV 单次曝光加图形整形工具来缩小尖端间距，但也依赖于背面供电技术对 M0 层间距的 “一次性放宽”；甚至对于该芯片巨头 14A 制程的 M0 层，由于面积缩放目标较为温和，预计其间距不会低于 26nm，只能通过 High-NA EUV 单次曝光结合定向自组装技术来实现。而 Substrate 的 XRL 工具，凭借单次曝光就能实现更精细图形的能力，有望突破这些局限，不仅能简化 M0 层的制造流程，还能进一步缩小间距，推动晶体管密度实现新的突破。
更重要的是，XRL 工具能以更低的成本实现 “全图层覆盖”，Substrate 宣称，其 X 射线光刻技术的成本效益极高，即便用于先进制程中所有图层（包括间距较大的 DUV 图层）的制造，也能保持较高的设备和工厂吞吐量。这与某光刻巨头 High-NA EUV 工具形成了鲜明对比：该光刻巨头虽也认为高分辨率单次曝光优于多次曝光（能降低流程复杂度），但由于 High-NA EUV 工具成本高达 4 亿美元，单次曝光的经济可行性极低；而 Substrate 的 XRL 工具成本约为 4000 万美元（虽非精确数值，但属于正确数量级），这一成本水平让单次曝光的经济模型完全成立。
若 Substrate 未来改变策略，选择向第三方出售 XRL 工具，那么某光刻巨头将面临严峻挑战，到 2030 年，全球光刻设备市场规模将达到约 500 亿美元，XRL 工具若能实现量产，无疑将抢占大量市场份额。但必须明确的是，当前所有的行业影响分析都基于 “XRL 工具能实现量产” 这一前提，而从实验室级别的技术演示到大规模量产工具，中间还有漫长的路要走，这也是 Substrate 未来需要跨越的核心障碍。
当然，即便 XRL 工具能完美解决光刻问题，芯片制造的其他环节仍存在诸多挑战， 光刻分辨率的提升并非 “万能药”，先进逻辑制程的缩放如今同样依赖于材料工程和其他工艺的突破。仅在图形化工艺内部，就有多个基础性难题亟待解决，这些问题并非否定 Substrate 的能力，而是为了客观呈现芯片制造的复杂性：
首先是工艺控制与质量提升的权衡。即便 XRL 工具能通过单次曝光实现目标间距，在某些场景下，诸如自对准双重曝光（SADP）、光刻 - 蚀刻 - 光刻 - 蚀刻（LELE）等多次曝光技术，仍可能因 “图形保真度优势” 而被优先选择。以 SADP 为例，它能更好地控制线边缘粗糙度（LER）、线宽粗糙度（LWR）和关键尺寸均匀性（CDU），因为最终的关键尺寸由高度可控的沉积和蚀刻步骤决定，而非仅依赖光刻的空间图像，这些步骤可通过主动调整（如优化间隔层沉积时的薄膜应力、调整蚀刻等离子体化学性质）来降低粗糙度，甚至修正初始光刻步骤中的缺陷，最终得到比单次曝光更优质的图形。
其次是随机缺陷问题。随着光刻波长缩短，光子能量会显著提升（EUV 波长 13.5nm 对应能量约 92eV，极紫外波段 B-EUV 波长约 6.5nm 对应能量约 190eV），要维持恒定的曝光剂量，所需的光子数量会大幅减少，这会导致 “散粒噪声” 显著增加 ，光子数量的随机波动可能导致图形无法正常打印（如缺失接触孔），或与相邻图形桥接。这种随机缺陷是制程缩放的潜在 “硬壁垒”，目前 EUV 的散粒噪声诱导粗糙度已显著高于 193i 光刻，且随着波长进一步缩短（如 X 射线），这一问题可能会更加严重。
第三是二次电子模糊效应。EUV 和 X 射线等高能光子并不会直接引发光刻胶中的大部分化学反应，而是通过被吸收后产生高能光电子，这些光电子再引发低能二次电子的级联反应，二次电子在光刻胶中移动并引发实际的化学反应。二次电子的移动距离会在初始光子吸收点周围形成 “模糊区”，而对于 X 射线光刻而言，这种二次电子模糊是已知的基础性分辨率限制因素，且会随着入射光子能量的增加而扩大。
第四是设计与工艺窗口的灵活性问题。对于复杂的二维布局，LELE 技术比 SADP 的 “单向约束” 更具设计自由度，将复杂图形分解为两个更简单、密度更低的掩模，能扩大每次曝光的工艺窗口，尽管这也会带来新的挑战。相比之下，单次曝光打印高度复杂的图形，会将光学邻近校正（OPC）推向极限，更易出现 “热点” 缺陷和边角圆化问题，而两次简单曝光的制造鲁棒性更强。不过，LELE 技术在缩放过程中也面临着边缘放置误差（EPE）、对准和套刻等难题，虽可通过减少曝光次数来缓解，但近年来出现的 SALELE 等技术又再次限制了任意图形的制造能力。
除此之外，高深宽比（HAR）蚀刻、选择性蚀刻、线边缘粗糙度（LER）的蚀刻转移、边缘放置误差（EPE）以及 X 射线损伤等问题，也都是 Substrate 需要解决的关键挑战。比如高深宽比蚀刻，在制造全环绕栅极（GAA）结构的 Si/SiGe 沟道时（需蚀刻深宽比约 10:1 的窄沟槽），会受限于离子向沟槽底部的传输效率和副产品的移除能力，可能导致 “蚀刻停止” 或沟槽轮廓变形（如弯曲），进而影响器件性能；选择性蚀刻则属于材料科学和表面化学领域的问题，无法通过改进光刻技术本身解决；即便光刻图形完美，后续等离子体蚀刻过程若导致线边缘粗糙度增加，也会抵消光刻环节的优势；EPE 问题更是涉及多方面因素 ，2nm 制程的 EPE 预算仅为低个位数纳米，涵盖光刻套刻、掩模误差、关键尺寸变化和蚀刻偏差等，且光刻工具无法修正此前高温工艺步骤引发的非线性晶圆变形，即便 SADP 等自对准工艺，最终也需依赖单独的 “切割掩模”，这又会重新引入 EPE 风险；X 射线本身还可能穿透光刻胶和硬掩模，对芯片现有结构造成损伤，即便低能 X 射线也可能损坏栅极电介质和掺杂硅区域（这两者对晶体管性能至关重要），因此在已有器件的图层上进行 X 射线曝光时，需要极高的控制精度。
从更宏观的战略层面来看，Substrate 的尝试还与美国芯片制造 “本土化” 的目标紧密相关。若该公司能实现 “以现有成本 1/10 的价格生产先进晶圆” 的目标，不仅能从某晶圆代工厂手中抢占大量市场份额（到 2030 年，这一目标市场规模将远超 2000 亿美元），更能从根本上改变全球芯片产能的分布格局。当前，全球先进芯片产能高度集中在台湾地区的某晶圆代工厂，仅美国七家科技巨头，每年就有近 2 万亿美元的营收依赖于该晶圆代工厂台湾工厂的产能，这种风险集中的局面一直是美国政府和企业的重要担忧。
尽管某晶圆代工厂正在美国亚利桑那州大规模扩建工厂，但明确表示不会将最先进的制程节点转移至美国，其研发重心仍留在台湾；某芯片巨头虽在美国拥有研发和量产能力，但已近十年未能推出具有竞争力的先进制程节点；另一家芯片巨头的先进制程进展则落后于前者。在这种情况下，Substrate 的出现为美国芯片本土化提供了 “第三种选择”， 尽管从无到有构建先进晶圆代工厂的历史成功率极低，但这一尝试本身就为美国芯片产业链的自主可控增添了积极因素。
这一动态自然也引发了中国的高度关注。目前，中国的芯片生态系统也在尝试 “从零开始构建先进逻辑芯片制造体系”，且有国家层面的资源支持，尽管中国尚未掌握成熟的 ArFi DUV 光刻技术，但预计未来几年内将实现突破，同时已通过多个团队和项目布局 EUV、High-NA EUV 和 X 射线光刻技术，包括冷却自由电子激光（FEL）、粒子加速器、同步加速器等方向，与 Substrate 和另一家初创公司的技术路径有相似之处。由于 EUV 是目前受出口管制的关键芯片制造技术，Substrate 的 XRL 技术若成熟，无疑将成为新的 “技术高地”，面临被模仿和技术窃取的风险，这也是 Substrate 对技术细节高度保密的重要原因，甚至本次报告中未提及任何 XRL 工具的工作原理，就是为了防止商业秘密泄露。
同时，Substrate 也在刻意避免重蹈 EUV 技术的 “覆辙”。当前商用 EUV 技术的核心知识产权，最初大多源于美国 ，由美国国家实验室研发，后由某公私合作联盟推进，而某光刻巨头之所以能获得相关专利授权，部分原因是收购了美国企业硅谷集团（Silicon Valley Group）。尽管当时这一决策的影响尚不明显，但从结果来看，美国相当于将 “核心技术资产” 出让给了海外企业，而该光刻巨头则在后续二十多年里完成了 EUV 技术的工业化落地。对于 XRL 这种可能成为 EUV 继任者的技术，美国显然不愿再重复这一过程，尤其是在中国积极推进同类技术研发的背景下。
在竞争格局方面，Substrate 常被与另一家初创公司对比 ，后者专注于研发和商业化自由电子激光（FEL）光源。两者的技术共性在于 “均能产生波长短于 EUV 的射线”，但差异更为显著：后者仅生产光刻光源，采用新型技术，目标是替代某光刻巨头 EUV 工具中的激光等离子体光源，与现有 EUV 工具兼容；目前后者仍在研发首台工作原型机，即便技术验证成功，FEL 光源也仅是 EUV 性能的 “渐进式提升”，能提高整体工具性能，但会受限于工作台移动速度、反射镜加热等其他瓶颈。
而 Substrate 的 XRL 技术，若能验证成功，将是光刻性能和晶圆成本的 “革命性突破”，它采用经过验证的光源技术，搭配自主研发的新型曝光工具，与前者的技术路径完全相反；两者的商业模式也存在本质区别：前者计划通过某光刻巨头向现有晶圆厂出售光源，而 Substrate 则计划将 XRL 工具用于自建晶圆厂，整合到自身的制造流程中；从技术进展来看，前者尚未完成晶圆曝光测试，而 Substrate 已通过美国国家实验室完成了晶圆曝光。
对 Substrate 而言，未来需要达成多个关键里程碑，才能真正打消行业疑虑、实现技术落地。首先是曝光视场尺寸，目前演示的微米级视场远无法满足芯片生产需求，必须扩大到厘米级，才能实现芯片的完整打印；其次是设备稳定性，需要在数天甚至数月的连续运行中，持续保持宣称的成像精度，这是量产的基础要求；第三是全流程验证，需用 XRL 技术完成多图层的图形化，并制造出完整的芯片，证明技术在整个制造流程中的兼容性；第四是生态构建，需推出工艺设计套件（PDK），并支持外部企业基于其技术设计芯片 IP，这是吸引客户、推动产业应用的关键。
从公开信息来看，Substrate 已进入 “设备选型” 阶段，计划至少构建一套完整的 XRL 工具，包含粒子加速器光源和新型曝光工具。同时，行业内的重量级玩家也已对其产生兴趣 ，包括某芯片巨头和部分设备厂商，尽管尚未达成正式合作，但双方已展开深入沟通，这从侧面印证了 Substrate 技术的潜在价值。
芯片行业的技术变革从来都不是一蹴而就的，从实验室技术到商业量产，往往需要十年甚至更久的周期。按照最理想的时间表，Substrate 还需 2 年时间完成工艺技术成熟化，让客户能够启动设计工作；设计和 tape-out 流程还需 1 年；后续产能爬坡又需 1 年 ， 即便按此 “极速推进”，也要到 2030 年左右才能实现规模化量产，而 Substrate 的目标是在 2028 年完成 tape-out，这一速度远超现有行业的常规节奏。
无论最终结果如何，Substrate 的 XRL 技术都为芯片行业带来了新的可能性 ， 它挑战了某光刻巨头在高端光刻、某晶圆代工厂在先进制程的双重垄断格局，也为芯片成本的降低和技术创新的加速提供了新的方向。对于这样一项充满不确定性却又潜力巨大的技术，我们既需要保持理性的怀疑，也不妨给予足够的耐心，等待时间给出最终答案。