CMOS 2.0定义芯片未来形态

(本文编译自SemiWiki)


在半导体技术迭代速度日益加快的当下,芯片性能提升与功耗控制之间的矛盾愈发凸显,传统CMOS技术的缩放极限逐渐显现。比利时微电子研究中心(imec)近期在晶圆对晶圆混合键合和背面互连方面取得的突破性进展,正为CMOS 2.0铺平道路。这一创新技术正以范式转变之势,重新定义芯片设计的未来方向。


什么是CMOS 2.0?


CMOS 2.0由imec于2024年正式提出,其核心创新在于打破传统芯片功能的平面布局限制,将片上系统(SoC)拆解为垂直叠加的专用功能层——最底层的高驱动逻辑层专注承载高速运算等重负荷任务,中间的高密度逻辑层擅长并行处理多任务,顶层则可灵活叠加存储器层以实现数据的快速存取。


更具革命性的是,它在芯片背面构建了专属的背面供电网络(BSPDN),彻底改变了传统正面供电的绕路模式,有效降低了功耗损耗。


每个功能层都会通过系统-技术协同优化(STCO)针对特定需求进行精准打磨,这种设计思路超越了传统通用平台的局限,实现了片上系统内部的异构堆叠,其集成度较当前处理器上静态随机存取存储器(SRAM)的3D堆叠技术更上一层楼。


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CMOS 2.0核心技术


CMOS 2.0的核心是采用先进的3D互连技术和背面供电网络(BSPDN)。这两项技术允许在晶圆的两面实现高密度连接,将有源器件层悬浮在独立的互连堆叠之间。


在2025年超大规模集成电路(VLSI)研讨会上,imec展示了CMOS 2.0的重要技术里程碑:成功实现250纳米间距的晶圆对晶圆混合键合,以及背面120纳米间距的穿介质通孔(TDV)。这些突破为逻辑对逻辑、内存对逻辑的堆叠提供了所需的精细度,克服了人工智能(AI)和移动设备等多种应用在计算缩放方面的瓶颈。


晶圆对晶圆混合键合的突出优势在于能够实现亚微米间距,从而提供高带宽和低能耗的信号传输。该工艺包括在室温下对准并键合两个经过加工的晶圆,随后通过退火形成永久性的铜-铜(Cu-to-Cu)键合和介质键合。


Imec持续优化这一流程,2023年使用氮化硅碳(SiCN)介质实现了可靠的400纳米间距连接,具备更好的强度和可扩展性。为追求更小间距,团队通过仿真发现非均匀键合波会导致晶圆变形,进而影响对准精度,为此他们引入键合前光刻校正技术,最终实现300纳米间距连接,95%的芯片对准误差控制在25纳米以内。在2025年VLSI研讨会上,imec进一步展示了在六边形焊盘网格上实现250纳米间距的可行性,菊花链测试中取得了优异的电性能良率,不过全晶圆良率的提升仍需依赖新一代键合工具的研发突破。


作为正面键合的补充,背面互连通过纳米穿硅通孔(nTSV)或直接接触实现正反面连接。对于CMOS 2.0的多层堆叠结构而言,这一技术确保了晶圆两面金属层的无缝集成,背面供电网络(BSPDN)从背面提供电力,以减少电压降(IR drop),并缓解正面后端工艺(BEOL)的信号拥堵问题。


imec在2025年VLSI研讨会上演示了采用无阻挡层的钼填充穿介质通孔(TDV),底部直径为20纳米,间距为120纳米,通过浅沟槽隔离中的通孔优先方法制造。极致的晶圆减薄工艺保持了低深宽比,而高阶光刻校正确保了穿介质通孔(TDV)与55纳米背面金属层之间15纳米的对准余量。这一设计平衡了晶圆两面的精细间距连接,对于堆叠逻辑、内存和静电放电(ESD)保护等多个异构层至关重要。


背面供电网络(BSPDN)通过将电源分配转移到背面,进一步提升了CMOS 2.0的性能,能够采用更宽、电阻更低的互连线路。各大代工厂已将其应用于先进工艺节点。设计-技术协同优化(DTCO)研究表明,该技术在通用型设计中实现了性能、功耗、面积(PPAC)的提升,而2025年VLSI研讨会上展示的研究成果已将其扩展到了开关域架构——这与功耗可控的移动片上系统(SoC)密切相关。在一款2纳米移动处理器设计中,与正面供电网络(PDN)相比,背面供电网络(BSPDN)将电压降(IR drop)降低了122毫伏,使得棋盘格布局中的电源开关数量减少。这带来了22%的面积节省,同时提升了性能和能效。


这些进展已将CMOS 2.0从概念推向了实用化。通过在片上系统(SoC)内部实现异构集成,这些技术为半导体生态系统(从无晶圆厂设计公司到系统集成商)提供了可扩展的解决方案。随着间距缩小至200纳米以下,与设备供应商的合作将成为克服对准挑战的关键。归根结底,高密度的正面和背面互连预示着计算创新的新时代,能够满足日益多样化的应用领域对性能、功耗和密度的需求。


结语


从概念雏形到实用化落地,CMOS 2.0的跨越式发展离不开技术创新的持续驱动与产业生态的协同支撑。通过在片上系统内部实现高效异构集成,它为半导体行业从无晶圆厂设计公司到系统集成商的全产业链,提供了兼具灵活性与可扩展性的解决方案,有效应对了不同应用场景对芯片性能、功耗与密度的多元化需求。CMOS 2.0的发展,也为人工智能、移动终端、高性能计算等领域注入强劲动力。