本文由半导体产业纵横（ID：ICVIEWS）编译自semiengineering

随着从 HBM 到 3D 封装中的集成 RF、电源和 MEMS 等所有产品的需求不断增长，晶圆厂工具正在针对 TSV 工艺进行微调。

从用于 MEMS 的大型 TSV 到用于背面电力输送的纳米 TSV，这些互连的经济高效的工艺流程对于使 2.5D 和 3D 封装更加可行至关重要。

硅通孔 (TSV) 可缩短互连长度，从而降低芯片功耗和延迟，以更快地将信号从一个设备传输到另一个设备或在一个设备内传输。先进的封装技术可在更薄、更小的模块中实现所有这些功能，适用于移动、AR/VR、生物医学和可穿戴设备市场。

TSV 最广为人知的用途或许是在高带宽内存中，与 DDR5 内存相比，DRAM 芯片堆叠越来越高，能够以更小的体积和更低的功耗更快地传输数据。TSV 最初用于 CMOS 图像传感器，但它们也支持与微机电系统 (MEMS)、RF 系统和新兴的逻辑器件背面电源方法的逻辑集成，该方法通过薄硅基板将电源连接到正面 CMOS 晶体管。TSV 的尺寸因应用而异，CMOS 图像传感器的 TSV 尺寸为几十到几百微米，硅中介层为几十微米，背面电源传输的 TSV 尺寸为 5nm 以下。

图 1：TSV 的尺寸范围从 µm 到 nm 直径，深度范围也很广。来源：imec

尽管 TSV 的制造已有数十年历史，但这些工艺流程的高成本限制了 TSV 在现有应用之外的广泛普及。随着通孔变得越来越窄、越来越深，制造成本也随之增加，因为更深的沟槽需要更长的时间来蚀刻，连续衬垫和阻挡金属更难沉积，而且必须更精确地控制镀铜以确保可靠的连接。因此，设备和材料供应商非常注重为各种应用生产一致、可靠的 TSV，同时降低成本。

一个关键的工艺考虑因素是 TSV 对周围区域施加的机械应力和热应力。通孔的纵横比（特征深度与直径之比）越大，制造工艺对周围硅片产生的拉伸应力就越大，这会影响载流子迁移率，进而影响晶体管的开关速度。这就是工程师们谈论所谓的“禁入区”的原因，禁入区是周围必须没有任何有源电路的区域。不幸的是，随着 I/O 数量的增加和 TSV 之间的间距越来越小，所需的禁入区不断缩小。在某种程度上，芯片布局正在从系统级优化 TSV 布局（系统级协同优化），以便更有效地利用宝贵的硅片空间。工程师们也在探索 TSV 邻近效应的原因，这有助于最大限度地缩小这个缓冲区的大小。

Ansys产品营销总监 Marc Swinnen 表示：“中介层由硅制成，而 TSV 则用铜填充，因此 TSV 和中介层之间存在差异膨胀。这意味着 TSV 的分布将决定物体的弯曲程度。理想情况下，您希望将这些 TSV 分布成完美的网格，以便应力均匀分布在各处，但 TSV 的放置方式并非如此。它们的放置是为了实现连接，这意味着您拥有 TSV 簇，然后是一些空隙。因此，TSV 分布将导致各处应力不对称。”

为了测试紧密排列的 TSV 是否会产生影响长期可靠性的应力，索尼的 Masaki Haneda 及其同事最近测量了三晶圆堆叠中的 TSV 邻近效应，这些堆叠中的 TSV 间距为 6µm，铜-铜混合键合连接为 1µm。研究人员表示：“特别是要以更密集和更精细的间距布局 TSV，了解 TSV 邻近效应对于最大限度地减少器件放置的禁入区非常重要。”他们将硅阱电阻放置在靠近第二晶圆上的 TSV 处，因为电阻对硅 TSV 邻近效应很敏感。在这种情况下，在测试了 TSV 中氧化物的应力诱导空洞和时间相关电介质击穿 (TDDB) 后，确保了高可靠性。

TSV 对可靠性问题的敏感性很大程度上归因于工艺问题。与体积小得多的 BEOL 铜互连类似物一样，TSV 制造所涉及的所有步骤都依赖于之前工艺的良好结果。“填充不良的 TSV，例如填充不足或填充有空隙的通孔，会导致产量损失，” Lam Research先进封装技术总监 CheePing Lee 表示。“填充不良是一个具有挑战性的问题，可以归因于多种因素，例如传入晶圆质量差（电镀前种子覆盖不连续），或电镀设备或化学问题。”

TSV 的制作方法

电镀只是 TSV 工艺中的一个步骤。制造 TSV 总共需要五个工艺步骤。首先，通过光刻图案化定义沟槽特征，然后进行反应离子蚀刻 (RIE) 步骤，在硅基板上创建各向异性（大多为单向）沟槽。接下来，沿侧壁沉积一层薄 SiO₂ 衬垫，防止硅受到铜污染。然后，使用 PVD、长距离 PVD或可能的原子层沉积 (ALD) 沿通孔侧面和底部共形沉积 TaN 或 TiN 等阻挡金属。然后，使用电化学沉积 (ECD)（也称为电镀）将铜完全填充间隙。最后，使用化学机械平坦化 (CMP) 将顶部的铜覆盖层抛光掉。

值得注意的是，根据具体应用，TSV 中可以使用除铜以外的其他导体。多晶硅填充通常用于 MEMS，而钨填充可用于标准单元的背面电力传输连接。

硅的反应离子蚀刻 (RIE) 遵循 Bosch 方法，其中蚀刻（使用 SF₆气体）在多个重复循环中快速切换到钝化（C₄F₈）。蚀刻和沉积之间的这种切换会沿沟槽产生扇贝状轮廓。必须完全优化 RIE 工艺以创建光滑的通孔，从而实现所需的金属台阶覆盖率和低总电阻。沉积和蚀刻之间的更快切换可以加快该过程。

衬垫氧化物通常使用等离子增强 CVD 沉积。此外，整个 TSV 构建过程中都使用湿式清洁步骤，以确保在下一个工艺步骤之前清除所有工艺残留物和颗粒。

重要的是，TSV 流程可以在制造任何有源器件之前插入，这称为先通孔处理。中间通孔涉及在前端器件存在之后（线路前端）但在形成接触和金属互连（线路后端）之前进行 TSV 处理。第三种可能性是后通孔，发生在部分或全部后端互连到位之后。

CMOS 图像传感器是首批使用 TSV 的应用之一，它们采用后通孔方法。使用晶圆对晶圆混合键合将各个晶圆连接在一起后，TSV 流程在晶圆背面进行。先通孔 TSV 用于硅中介层，而中通孔或后通孔方法正在为新兴的 3D-IC 市场开发。

在任何 TSV 工艺步骤中都可能形成多种类型的缺陷，这些步骤包括光刻、深反应离子蚀刻 (DRIE)、氧化物衬垫沉积、阻挡金属沉积、铜种子、铜电化学沉积（电镀）和 CMP。电镀后，铜中的任何空隙都可能导致电阻升高、机械强度下降，甚至设备故障。需要注意的其他突出缺陷包括图案错位、沉积不均匀和填充不完整，这些缺陷可能会降低性能或成为长期可靠性风险。

随着 TSV 尺寸越来越小，薄阻挡层金属仍需要提供保形沉积，尽管批量生产中的低产量迄今为止使工艺流程中保留了更成熟的沉积工具，但 ALD 仍被视为一种替代方案。“原子层沉积是一种众所周知的技术，但挑战在于将 ALD 引入大批量环境，”Lam Research 客户支持业务集团和全球运营执行副总裁 Patrick Lord 在最近的一次演讲中表示。“随着尺寸不断缩小，接触点数量和接触电阻不断增加。ALD 工艺的改进使我们能够最大限度地增加导电材料的面积，以最大限度地降低电阻。挑战在于如何高效地完成这项工作。”

但并非每种应用都会将 TSV 工艺推向极限。以采用 TSV 的 8 层、12 层和 16 层 DRAM 堆栈为例，这些堆栈使用薄硅片两侧的微凸块进行连接。“对于 HBM，TSV 变得更小，但也更浅。纵横比保持在 10:1 左右，”Lee 说。“目前，重点是提高 TSV 形成设备的生产率，因为 TSV 制造成本高昂——例如，蚀刻速度更快，同时保持整个晶圆的通孔深度和轮廓均匀。”

电镀平台供应商寻求快速填充晶圆上的 TSV 沟槽，并实现晶圆与晶圆之间的一致性。此工艺优化需要工具制造商和材料供应商密切合作，开发在电镀槽中精确管理的专用 TSV 电镀化学品。电镀化学品包括可提高附着力并促进较小沟槽填充的整平剂。

TSV 流程的目标是持续创建低应力、无空隙的 TSV。TSV 技术可实现芯片间的高密度垂直互连，从而显著减小终端设备的三维尺寸。与长引线键合相比，较短的互连长度还可降低设备的功耗、提高数据传播速度并提高系统的可靠性。这就是 TSV 技术对 3D 技术的成功至关重要的原因。

TSV 流程还需要与后续焊料凸块、微凸块或混合键合互连紧密集成。机械和电气因素都会发挥作用。微凸块的关键参数包括 TSV/凸块/PCB 接口处的出色电阻率、一致的凸块高度（共面性）、无部分或完全损坏的凸块、凸块之间无短路等。

从整个系统的角度来看，行业需要时间才能从高端应用（例如与高带宽内存集成的 HPC 上的 SRAM）转向集成具有不同功能的多种设备（例如光子集成电路、逻辑和内存、射频和毫米波、电容器等）。封装级系统建模已经在进行中，这有助于构建有价值的原型，以帮助理解各种 3D 集成问题以及它们如何影响系统性能和可靠性。

Amkor公司负责芯片和倒装芯片 BGA 封装开发和集成的副总裁 Mike Kelly 表示：“封装组装中的虚拟制造使公司能够在创建物理原型之前评估设计变更对制造工艺的影响。这不仅加快了产品开发周期，而且还最大限度地降低了代价高昂的错误风险。”

nSV

背面供电的出现是三大代工厂为 2nm 节点器件开发的一种新方法。通过在先进逻辑芯片中使用大约 15 层铜互连将电源与信号线隔离，背面配电可通过降低电压下降和 RC 延迟将功率损耗降低高达 30%。

背面供电至少有三种方法，每种方法的工艺复杂程度都在不断提高，但都具有更好的扩展性和性能优势。最激进的形式是在制造器件之前在鳍片之间创建纳米硅通孔（先通过）。最不激进的形式是将电源线向上铺设到已制造的器件上方（通过中间）。

“第一种方法是从正面到背面的 TSV 或接触。因此，你可以想出不同的方法，但不可避免的是，你需要有 3D 空间来制作那个接触孔，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 解释道。“它位于标准单元的 Vdd 和 Vss 边界处。这就是所谓的背面 TSV 的用武之地。”

这种金属触点可以从晶圆的正面创建，然后抛光硅片以露出触点。或者，该过程可以从晶圆的背面进行，并在正面进行抛光。“或者你可以采取中间步骤，就像我们展示的将纳米硅通孔置于埋入式电源轨上一样，”Beyne 说。

图 2：正面供电网络（左）至背面供电网络（中）至带有 nTSV 的 BSPDN。来源：imec

Imec 最近提出了不同的集成方案，Beyne 及其同事展示了 nTSV 先行和 nTSV 后行流程。这些工艺包括将硅片背面研磨至 5µm 厚度（最终为数百纳米）、晶圆间键合和光刻校正，以解决制造和键合热工艺造成的变形。最终的 nTSV 尺寸在 1µm 以下，深度为 5µm。

另一个问题是细间距金属层的电阻增加，这会增加 BEOL 中布线资源的使用，以低阻抗传输电力。这对 EDA 工具的布局布线效率造成了额外的限制。

结论

小芯片概念的出现和 3D 集成应用的不断增长引起了人们对硅通孔技术的极大关注。TSV 在硅中介层和三维 (3D) 异构集成方案中起着至关重要的作用。随着互连集成密度的不断提高，具有小临界尺寸 (CD) 和高纵横比 (AR) 的 TSV 的金属填充变得越来越具有挑战性和成本。因此，越来越多的趋势是研究高质量和低成本的方法来创建和填充更小、更深的 TSV，同时确保与其他芯片的出色连接，无论它们是连接到凸块、微凸块还是混合键合。

工具制造商和材料供应商将继续开发用于互连 3D 封装并最终用于 3D-IC 的下一代 TSV 解决方案。

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