台积电分享N2工艺更多细节：功耗降低35%或性能提升15%

最近有报道称，台积电已经对2nm工艺进行了试产，良品率超过了60%，如此高的良品率超出了大家的预期。除了进一步提升良品率外，台积电还致力于优化流程，帮助客户节省成本，并加快了测试生产的速度。在本月早些时候的IEDM 2024上，台积电（TSMC）分享了基于2nm制程节点的N2工艺的更多细节。

据TomsHardware报道，台积电承诺N2工艺可以在相同运行电压下，将功耗降低24%至35%，或者提高15%的性能，同时晶体管密度是3nm制程节点的1.15倍，这些优势绝大部分都是来自于GAA晶体管架构和N2 NanoFlex DTCO，可以更好地平衡性能和能效。

增加的N2 NanoFlex DTCO使得芯片设计人员能够开发面积最小、能效更高的紧凑单元，或者为实现最高性能而优化的极限单元。该技术还包括六个电压阈值（6-Vt），跨越200mV范围，使用了台积电第三代基于n型和p型偶极的第三代偶极集成技术，为高逻辑密度的节能芯片设计增加了额外的灵活性。

N2在工艺和器件上的创新不仅提高了晶体管驱动电流，还降低了有效电容，从而提升能效表现，这些改进使得n型和p型纳米片晶体管的I/CV速度分别提高了约70%和110%。比起FinFET，N2的纳米片晶体管在0.5V至0.6V的电压范围内提供了更好的每瓦性能，将频率提高了约20%，并在0.5V工作时将待机功耗降低了约75%。N2工艺还通过全新的中段制程（ MOL）和后段制程（BEOL）等布线，降低了20%的电阻并提高性能效率。

此外，新技术带来的另外一个直接优势是SRAM单元的可扩展性。N2所采用的HD SRAM位单元尺寸已缩小到约0.0175μm²，从而使SRAM密度达到38Mb/mm²，这是创纪录的SRAM密度。同时台积电还成功地降低了功耗，让SRAM读写变得更为稳定。