CoWos是什么？台积电是如何凭借CoWos独霸世界？

土人观芯

2024-10-23 09:44发布于上海科技领域创作者

CoWos是台积电先进封装技术的专有名词，这一波AI浪潮，CoWos也是关键的推手，可以说没有CoWos，就没有现在AI的发展，也就没有现在如日中天的英伟达。


CoWos的历史

CoWoS（Chip on Wafer on Substrate）技术的发展可以追溯到大约15年前，具体来说，是从台积电（TSMC）开始考虑如何克服摩尔定律即将面临的物理限制时开始的。
2009年，台积电创始人张忠谋，召回了被称为“蒋爸”的蒋尚义回到公司。蒋尚义提出发展先进封装技术的想法，认为随着摩尔定律逐渐接近极限，必须寻找新的发展方向。当时，台积电的晶圆制造技术已经向更小的纳米级发展，但封装技术中的导线宽度却没有相应缩小。因此，蒋尚义认为进入封装领域可以超越现有技术限制。
经过实验，他们发现使用传统封装技术会导致芯片间的数据传输速度损失40%，而先进封装技术可以弥补这一缺陷。蒋尚义获得了张忠谋的支持，得到了400名研发工程师和1亿美元的资金投入，开始研发CoWoS技术。
起初，由于成本较高，CoWoS技术并未得到广泛采用，只有Xilinx少量订购。面对客户反馈，蒋尚义没有放弃，而是致力于降低成本，要求团队研发更便宜的版本。经过一年的努力，他们推出了改良版的先进封装技术，这也成为他们日后可以打败三星、Intel的关键因素，随着高性能计算（HPC）和人工智能（AI）领域的需求增长，CoWoS技术因其高集成度和优异性能而受到越来越多的关注。


CoWos技术

CoWos的全称是Chip on Wafer on Substrate，通过在一个硅中介层（Interposer）上集成多个芯片（处理器和存储器），形成一个高性能的封装解决方案。就是先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW 芯片与基板连接，整合成CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，透过Si Interposer 互联，达到了封装体积小，功耗低，引脚少的效果。
CoWoS 工艺流程包含多项步骤，根据中国台湾大学资料，CoWoS 封装流程可大致划分为三个阶段。在第一阶段，将裸片（Die）与中 介层（Interposer）借由微凸块（uBump）进行连接，并通过底部填充（Underfill）保护芯片与中介层的连接处。
在第二阶段，将裸片（Die）与载板（Carrier）相连接，根据艾邦半导 体网，封装基板（载板）是一类用于承载芯片的线路板，属于 PCB 的一个 技术分支，也是核心的半导体封测材料，具有高密度、高精度、高性能、小 型化及轻薄化的特点，可为芯片提供支撑、散热和保护的作用，同时也可为 芯片与 PCB 母板之间提供电气连接及物理支撑。在裸片与载板相连接后， 利用化学抛光技术（CMP）将中介层进行薄化，此步骤目的在于移除中介层 凹陷部分。
在第三阶段，切割晶圆形成芯片，并将芯片连结至封装基板。最后加上 保护封装的环形框和盖板，使用热介面金属（TIM）填补与盖板接合时所产 生的空隙。
可能还是很难理解，简单来说就是我们可以把CoWos理解成一种拉近晶片与晶片之间距离进而促进运算效率的技术，网上有一种解释很形象：如果把晶片（处理器和存储器）想象成是一排排大楼，那CoWos就是可以把每栋大楼都盖的很近，甚至还有天桥和地下通道连接。这也就可以加速晶片之间的互联效率。而没有CoWos之前，每栋大楼独立存在，互联效率非常低。
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封装技术的发展

芯片封装由2D 向 3D 发展，衍生出多种不同的封装技术。在封装技术不断升级迭代的过程中，出现了系统级封装(SiP)等新的封装方式。技术实现的方法包括 2.5D 封装(Interposer、RDL)、3D 封装(TSV)、倒装 FC(Flip Chip)、 凸块(Bumping)、晶圆级封装 WLP(Wafer Level Package)、CoWoS (Chip on Wafer on Substrate)、InFO (Integrated Fan-Out)、EMIB (Embedded Multi-die Interconnect Bridge)等先进封装技术。
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CoWoS是一项 2.5D 多芯 片封装技术，2.5D 封装是一种先进的异构芯片封装，具备低成本、高性能和可靠性 等优势。在 2.5D 封装中，芯片被并排放置在中介层 （interposer）的顶部，通过芯片上微小凸块（uBump）和中介层内的布线来 实现彼此之间的互连。中介层通过硅通孔（TSV）来实现不同层之间的互连， 然后通过锡球（C4）焊接到传统 2D 封装基板上。这种设计架构提供了更高 的集成度和性能，允许多个芯片之间的高速数据传输和资源共享，从而实现 了更强大的计算能力和更高效的能源利用。根据 ASE 官网，2.5D 封装具备 多种优势，其优势主要包括：超高布线密度（L/S：0.4/0.4 微米），超高 I/O 密度（大于 400 µbumps/mm² ）和 I/O 间距可扩展性，支持同构/异构存储 器、电源/光学器件集成，可嵌入去耦电容或有源器件的中间件，以及出色 的封装可靠性。2.5D 封装在现代微电子技术领域中扮演着至关重要的角色， 并被广泛应用于各种领域，如高性能计算、人工智能、网络通信等。2.5D 架构已与堆叠式内存模块（例如高带宽内存）搭配使用，以进一步提高性能。


CoWoS封装的三类条线

CoWoS 布局三类条线，满足复杂需求。CoWoS 可细分为 S、R、L 三 类条线，分别为硅中介层（Si Interposer）、重布线层（RDL）与局部硅互联技术（LSI）。

CoWoS-R 采用 InFO 技术并应用 RDL 中介层，以 提供芯片间的互连服务S，重点应用于 HBM（高带宽内存）和 SoC 异构集 成中。RDL 中介层由聚合物和铜引线构成，具备一定的灵活性，并能够拓 展封装尺寸以满足更为复杂的功能需求。

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CoWoS-R 技术的主要特点包括以下三方面。首先，RDL 互连器由多达 6L 层铜线组成，最小间距为 4um （线宽/间距为 2um）。第二，互连具有 良好的信号和电源完整性性能，路由线的 RC 值较低，可实现较高的传输 数据速率。共面 GSGSG 和层间接地屏蔽以及六个 RDL 互连提供了卓越 的电气性能。第三，RDL 层和 C4/UF 层因 SoC 与相应基板之间的 CTE 不匹配而提供了良好的缓冲效果。C4 凸块的应变能量密度大大降低。

目前主流解决方案为 CoWoS-S，随着算力加速卡需求持续 攀升，使用 CoWoS 封装技术的需求有望持续扩大。根据台积电官网，CoWoS 平台为高性能计算应用提供了同类最佳的性能和最高的集成密度。这种晶 圆级系统集成平台可提供多种插层尺寸、HBM 立方体数量和封装尺寸。它 可以实现大于 2 倍封装尺寸（或约 1,700 平方毫米）的中阶层，集成具有 四个以上 HBM2/HBM2E 立方体的领先 SoC 芯片。

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CoWoS-L 在一定程度上融合了 CoWoS-S 和 InFO 技术的优势，以实 现高度灵活的集成。该方案采用中介层与局部硅互联（LSI）进行芯片间的 互连，同时利用 RDL 层实现电源和信号传输。该技术将进一步扩展至更大 的尺寸，以容纳更多芯片的集成。其特点包括能在高速传输中提供低损耗的 高频信号；以及能够在 SoC 芯片下面集成额外的元件。

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第5代CoWoS技术

2021 年，台积电发布第 5 代 CoWoS 技术，效能大幅提升。CoWoS-S5 通过将插层尺寸扩大到 3 倍 rectile limit（2500 mm²），可在单个插层上集成 3 个或更多逻辑芯片组 和 8 个 HBM。与上一代 CoWoS 相比，更大的尺寸与先进的节点顶层芯片 相结合，可多集成近 20 倍的晶体管和 2 倍的内存堆栈（从 4 个增加到 8 个）、CoWoS-S5 除了增加了硅中介层的尺寸外，还增加了部分新功能，以 进一步提高其电气和热性能。

第五代 CoWoS 使用全新 TSV 方案并增加中阶层面积，通过增加中介层面积，使用了全新的 TSV 解决方案，以及更厚的铜连接线，有助于产品效能 大幅提升。在 CoWoS-S5 中，台积电采用 4 份全幅光罩（Mask）进行拼接 并通过 RDL 将光罩重合处的互联部分做到一致，通过拼接构成连续线路。CoWoS-S5 引入新的金属堆栈、新的亚微米层（双镶嵌线路），以解决 信号完整性问题。HBM2E 存储堆栈应用于本代 interposer 已得到验证，其传输速率为 3.2GT/s。未来将采用 HBM3，速率将提升至 4GT/。CoWoS-S5 开发出了 5 层超低电阻互连的新金属方案，以支持 HBM3。新方案将金属迹线片电阻和通孔接触电阻都降低了 50%以上，但最小线宽/空 间仍保持在亚微米以下，满足高密度布线的先决条件。在 CoWoS-S5，对良 品率模式进行了监测，没有发现电阻损失或漂移。此外，这种新的互连方案 还通过了电迁移（EM）、应力迁移（SM）和时间相关介质击穿（TDDB）测 试，没有出现任何故障。高纵横比硅通孔（TSV）是硅互插技术中最关键的部分。根据上述论文， 它提供正面到背面的连接，并允许高速电信号从逻辑芯片直接传递到基板 和印刷电路板。但 TSV 在高频率下工作时会造成信号损耗和失真，原因是 其尺寸较大（深度约为 100 微米），所用材料也较多（埋在有损耗的硅基板 内）。CoWoS-S5 重新设计了 TSV，以尽量减少这种影响。对比已进行完优 化的CoWoS-S5 TSV与上上一代产品的射频测量特性，第五代插入损耗（S21） 更低，从而改善了信号完整性。

CoWoS-S5 有两种热解决方案，分别是环型封装与带散热器的盖型封 装。环型封装，裸片背面暴露在外，可与散热器直接接触；带散热器的盖型封装，在盖和裸片之间插入热界面材料（TIM），以提供连 续的热界面。对于盖型封装方案，凝胶型 TIM 已使用了很长时间，工艺也 比较成熟。然而，3-10 W/K 的热导率和可靠性的覆盖退化无法满足 HPC 和人工智能领域的高功率要求。故在 CoWoS-S5 中，采用了新型非凝胶 TIM ，其导热系数大于 20 W/K，TIM 覆盖率达到 100%，在 TCG1000x、 uHAST264h 和 TSAM 测试后无明显衰减，可靠性测试后热阻衰减小于 10%。

文中部分内容参考自甬兴证券《CoWoS 技术引领先进封装，国内 OSAT 有望受益》

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